DE10_Pro_QSYS.qsys

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<ipxact:design xmlns:altera="http://www.altera.com/XMLSchema/IPXact2014/extensions" xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014">
  <ipxact:vendor>Altera Corporation</ipxact:vendor>
  <ipxact:library>DE10_Pro_QSYS</ipxact:library>
  <ipxact:name>DE10_Pro_QSYS</ipxact:name>
  <ipxact:version>1.0</ipxact:version>
  <ipxact:componentInstances></ipxact:componentInstances>
  <ipxact:vendorExtensions>
    <altera:catalog_card_info>
      <altera:name>$${FILENAME}</altera:name>
      <altera:displayName>$${FILENAME}</altera:displayName>
      <altera:version>1.0</altera:version>
      <altera:description></altera:description>
      <altera:tags></altera:tags>
      <altera:categories>System</altera:categories>
      <altera:tool>QsysPro</altera:tool>
    </altera:catalog_card_info>
    <altera:altera_system_parameters>
      <ipxact:parameters>
        <ipxact:parameter parameterId="bonusData" type="string">
          <ipxact:name>bonusData</ipxact:name>
          <ipxact:displayName>bonusData</ipxact:displayName>
          <ipxact:value>bonusData 
{
   element SIMTight_0
   {
      datum _sortIndex
      {
         value = "3";
         type = "int";
      }
   }
   element clock_in
   {
      datum _sortIndex
      {
         value = "0";
         type = "int";
      }
   }
   element ddr4_local_reset_req
   {
      datum _sortIndex
      {
         value = "9";
         type = "int";
      }
   }
   element ddr4_local_reset_req.s1
   {
      datum baseAddress
      {
         value = "64";
         type = "String";
      }
   }
   element ddr4_status
   {
      datum _sortIndex
      {
         value = "8";
         type = "int";
      }
   }
   element ddr4_status.s1
   {
      datum baseAddress
      {
         value = "48";
         type = "String";
      }
   }
   element emif_s10_ddr4_b
   {
      datum _sortIndex
      {
         value = "7";
         type = "int";
      }
   }
   element emif_s10_ddr4_b.ctrl_amm_0
   {
      datum _lockedAddress
      {
         value = "1";
         type = "boolean";
      }
      datum baseAddress
      {
         value = "0";
         type = "String";
      }
   }
   element iopll_0
   {
      datum _sortIndex
      {
         value = "2";
         type = "int";
      }
   }
   element jtag_uart_0
   {
      datum _sortIndex
      {
         value = "5";
         type = "int";
      }
   }
   element jtag_uart_0.avalon_jtag_slave
   {
      datum baseAddress
      {
         value = "0";
         type = "String";
      }
   }
   element mm_clockcross_50Mhz
   {
      datum _sortIndex
      {
         value = "4";
         type = "int";
      }
   }
   element mm_clockcross_50Mhz.s0
   {
      datum baseAddress
      {
         value = "0";
         type = "String";
      }
   }
   element mm_clockcross_DDR4
   {
      datum _sortIndex
      {
         value = "6";
         type = "int";
      }
   }
   element reset_in
   {
      datum _sortIndex
      {
         value = "1";
         type = "int";
      }
   }
}
</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="designId" type="string">
          <ipxact:name>designId</ipxact:name>
          <ipxact:displayName>designId</ipxact:displayName>
          <ipxact:value></ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="device" type="string">
          <ipxact:name>device</ipxact:name>
          <ipxact:displayName>Device</ipxact:displayName>
          <ipxact:value>1SX280HU2F50E1VG</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="deviceFamily" type="string">
          <ipxact:name>deviceFamily</ipxact:name>
          <ipxact:displayName>Device family</ipxact:displayName>
          <ipxact:value>Stratix 10</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="deviceSpeedGrade" type="string">
          <ipxact:name>deviceSpeedGrade</ipxact:name>
          <ipxact:displayName>Device Speed Grade</ipxact:displayName>
          <ipxact:value>1</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="fabricMode" type="string">
          <ipxact:name>fabricMode</ipxact:name>
          <ipxact:displayName>fabricMode</ipxact:displayName>
          <ipxact:value>QSYS</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="generateLegacySim" type="bit">
          <ipxact:name>generateLegacySim</ipxact:name>
          <ipxact:displayName>generateLegacySim</ipxact:displayName>
          <ipxact:value>false</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="generationId" type="int">
          <ipxact:name>generationId</ipxact:name>
          <ipxact:displayName>Generation Id</ipxact:displayName>
          <ipxact:value>0</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="globalResetBus" type="bit">
          <ipxact:name>globalResetBus</ipxact:name>
          <ipxact:displayName>Global reset</ipxact:displayName>
          <ipxact:value>false</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="hdlLanguage" type="string">
          <ipxact:name>hdlLanguage</ipxact:name>
          <ipxact:displayName>hdlLanguage</ipxact:displayName>
          <ipxact:value>VERILOG</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="hideFromIPCatalog" type="bit">
          <ipxact:name>hideFromIPCatalog</ipxact:name>
          <ipxact:displayName>Hide from IP Catalog</ipxact:displayName>
          <ipxact:value>false</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="lockedInterfaceDefinition" type="string">
          <ipxact:name>lockedInterfaceDefinition</ipxact:name>
          <ipxact:displayName>lockedInterfaceDefinition</ipxact:displayName>
          <ipxact:value></ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="sopcBorderPoints" type="bit">
          <ipxact:name>sopcBorderPoints</ipxact:name>
          <ipxact:displayName>Use SOPC Builder port naming</ipxact:displayName>
          <ipxact:value>false</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="systemHash" type="longint">
          <ipxact:name>systemHash</ipxact:name>
          <ipxact:displayName>systemHash</ipxact:displayName>
          <ipxact:value>0</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="systemInfos" type="string">
          <ipxact:name>systemInfos</ipxact:name>
          <ipxact:displayName>systemInfos</ipxact:displayName>
          <ipxact:value>&lt;systemInfosDefinition&gt;
    &lt;connPtSystemInfos&gt;
        &lt;entry&gt;
            &lt;key&gt;clk&lt;/key&gt;
            &lt;value&gt;
                &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                &lt;suppliedSystemInfos&gt;
                    &lt;entry&gt;
                        &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/suppliedSystemInfos&gt;
                &lt;consumedSystemInfos/&gt;
            &lt;/value&gt;
        &lt;/entry&gt;
    &lt;/connPtSystemInfos&gt;
&lt;/systemInfosDefinition&gt;</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="systemScripts" type="string">
          <ipxact:name>systemScripts</ipxact:name>
          <ipxact:displayName>systemScripts</ipxact:displayName>
          <ipxact:value></ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="testBenchDutName" type="string">
          <ipxact:name>testBenchDutName</ipxact:name>
          <ipxact:displayName>Use Test Bench Naming Pattern</ipxact:displayName>
          <ipxact:value></ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="timeStamp" type="longint">
          <ipxact:name>timeStamp</ipxact:name>
          <ipxact:displayName>timeStamp</ipxact:displayName>
          <ipxact:value>0</ipxact:value>
        </ipxact:parameter>
        <ipxact:parameter parameterId="useTestBenchNamingPattern" type="bit">
          <ipxact:name>useTestBenchNamingPattern</ipxact:name>
          <ipxact:displayName>Use Test Bench Naming Pattern</ipxact:displayName>
          <ipxact:value>false</ipxact:value>
        </ipxact:parameter>
      </ipxact:parameters>
    </altera:altera_system_parameters>
    <altera:instance_parameters></altera:instance_parameters>
    <altera:instance_script></altera:instance_script>
    <altera:modules>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>SIMTight_0</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;dram_master&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socDRAMIns_avl_dram_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socDRAMIns_avl_dram_readdatavalid&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socDRAMIns_avl_dram_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;28&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_burstcount&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_byteen&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;64&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socDRAMOuts_avl_dram_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;adaptsTo&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;simt_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;simt_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dBSBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamReads&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamWrites&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isAsynchronous&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isReadable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isWriteable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maxAddressWidth&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;uart_master&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socUARTIns_avl_jtaguart_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socUARTIns_avl_jtaguart_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socUARTOuts_avl_jtaguart_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socUARTOuts_avl_jtaguart_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socUARTOuts_avl_jtaguart_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_socUARTOuts_avl_jtaguart_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;adaptsTo&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;SYMBOLS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;cpu_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;cpu_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dBSBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamReads&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamWrites&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isAsynchronous&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isReadable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isWriteable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maxAddressWidth&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;simt_clock&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socSIMTClk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;cpu_clock&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socCPUClk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;simt_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socSIMTRst&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;simt_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;cpu_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in0_socCPURst&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;cpu_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;SIMTight&lt;/className&gt;
        &lt;version&gt;1.0&lt;/version&gt;
        &lt;displayName&gt;SIMTight&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors/&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos/&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;dram_master&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socDRAMIns_avl_dram_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socDRAMIns_avl_dram_readdatavalid&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socDRAMIns_avl_dram_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;28&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_burstcount&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_byteen&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;64&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socDRAMOuts_avl_dram_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;adaptsTo&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;simt_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;simt_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dBSBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamReads&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamWrites&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isAsynchronous&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isReadable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isWriteable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maxAddressWidth&lt;/key&gt;
                        &lt;value&gt;32&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;uart_master&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socUARTIns_avl_jtaguart_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socUARTIns_avl_jtaguart_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socUARTOuts_avl_jtaguart_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socUARTOuts_avl_jtaguart_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socUARTOuts_avl_jtaguart_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;out_socUARTOuts_avl_jtaguart_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;adaptsTo&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;SYMBOLS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;cpu_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;cpu_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dBSBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamReads&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamWrites&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isAsynchronous&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isReadable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isWriteable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maxAddressWidth&lt;/key&gt;
                        &lt;value&gt;32&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;simt_clock&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socSIMTClk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;cpu_clock&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socCPUClk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;simt_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socSIMTRst&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;simt_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;cpu_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in0_socCPURst&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;cpu_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_SIMTight_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_SIMTight_0.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>clock_in</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;in_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;out_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                            &lt;value&gt;in_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_clock_bridge&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Clock Bridge Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;DERIVED_CLOCK_RATE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;in_clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;in_clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;in_clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;out_clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;out_clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;in_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;out_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;out_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;value&gt;in_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;50000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_clock_in&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_clock_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_clock_in.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="false" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>ddr4_local_reset_req</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;external_connection&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_port&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s1&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;write_n&lt;/name&gt;
                        &lt;role&gt;write_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;chipselect&lt;/name&gt;
                        &lt;role&gt;chipselect&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;NATIVE&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;4&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
                &lt;cmsisInfo&gt;
                    &lt;cmsisSrcFileContents&gt;&amp;lt;?xml version="1.0" encoding="utf-8"?&amp;gt;    
&amp;lt;device schemaVersion="1.1" xmlns:xs="http://www.w3.org/2001/XMLSchema-instance" xs:noNamespaceSchemaLocation="CMSIS-SVD_Schema_1_1.xsd" &amp;gt;
  &amp;lt;peripherals&amp;gt;
   &amp;lt;peripheral&amp;gt;
      &amp;lt;name&amp;gt;altera_avalon_pio&amp;lt;/name&amp;gt;&amp;lt;baseAddress&amp;gt;0x00000000&amp;lt;/baseAddress&amp;gt; 
      &amp;lt;addressBlock&amp;gt;
        &amp;lt;offset&amp;gt;0x0&amp;lt;/offset&amp;gt;
        &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
        &amp;lt;usage&amp;gt;registers&amp;lt;/usage&amp;gt;
      &amp;lt;/addressBlock&amp;gt;
      &amp;lt;registers&amp;gt;
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Reading from data returns the value present at the input ports. If the PIO core hardware is configured in output-only mode, reading from data returns an undefined value. Writing to data stores the value to a register that drives the output ports. If the PIO core hardware is configured in input-only mode, writing to data has no effect. If the PIO core hardware is in bidirectional mode, the registered value appears on an output port only when the corresponding bit in the direction register is set to 1 (output).&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Reads: Data value currently on PIO inputs. Writes: New value to drive on PIO outputs.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DIRECTION&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Direction&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;The direction register controls the data direction for each PIO port, assuming the port is bidirectional. When bit n in direction is set to 1, port n drives out the value in the corresponding bit of the data register The direction register only exists when the PIO core hardware is configured in bidirectional mode. The mode (input, output, or bidirectional) is specified at system generation time, and cannot be changed at runtime. In input-only or output-only mode, the direction register does not exist. In this case, reading direction returns an undefined value, writing direction has no effect. After reset, all bits of direction are 0, so that all bidirectional I/O ports are configured as inputs. If those PIO ports are connected to device pins, the pins are held in a high-impedance state. In bi-directional mode, to change the direction of the PIO port, reprogram the direction register.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;direction&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Individual direction control for each I/O port. A value of 0 sets the direction to input; 1 sets the direction to output.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;IRQ_MASK&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Interrupt mask&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Setting a bit in the interruptmask register to 1 enables interrupts for the corresponding PIO input port. Interrupt behavior depends on the hardware configuration of the PIO core. The interruptmask register only exists when the hardware is configured to generate IRQs. If the core cannot generate IRQs, reading interruptmask returns an undefined value, and writing to interruptmask has no effect. After reset, all bits of interruptmask are zero, so that interrupts are disabled for all PIO ports.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x8&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;interruptmask&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;IRQ enable/disable for each input port. Setting a bit to 1 enables interrupts for the corresponding port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;EDGE_CAP&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Edge capture&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Bit n in the edgecapture register is set to 1 whenever an edge is detected on input port n. An Avalon-MM master peripheral can read the edgecapture register to determine if an edge has occurred on any of the PIO input ports. If the option Enable bit-clearing for edge capture register is turned off, writing any value to the edgecapture register clears all bits in the register. Otherwise, writing a 1 to a particular bit in the register clears only that bit. The type of edge(s) to detect is fixed in hardware at system generation time. The edgecapture register only exists when the hardware is configured to capture edges. If the core is not configured to capture edges, reading from edgecapture returns an undefined value, and writing to edgecapture has no effect.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0xc&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;edgecapture&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Edge detection for each input port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;
         &amp;lt;name&amp;gt;SET_BIT&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outset&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outset register to set individual bits of the output port. For example, to set bit 6 of the output port, write 0x40 to the outset register. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x10&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outset&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which bit of the output port to set.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CLEAR_BITS&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outclear&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outclear register to clear individual bits of the output port. For example, writing 0x08 to the outclear register clears bit 3 of the output port. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x14&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outclear&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which output bit to clear.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                    &lt;addressGroup&gt;&lt;/addressGroup&gt;
                    &lt;cmsisVars/&gt;
                &lt;/cmsisInfo&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_avalon_pio&lt;/className&gt;
        &lt;version&gt;19.1&lt;/version&gt;
        &lt;displayName&gt;PIO (Parallel I/O) Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;clockRate&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;s1&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;s1&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                            &lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name='s1' start='0x0' end='0x10' datawidth='32' /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;4&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;external_connection&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;out_port&lt;/name&gt;
                    &lt;role&gt;export&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s1&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;write_n&lt;/name&gt;
                    &lt;role&gt;write_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;chipselect&lt;/name&gt;
                    &lt;role&gt;chipselect&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;NATIVE&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;4&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
            &lt;cmsisInfo&gt;
                &lt;cmsisSrcFileContents&gt;&amp;lt;?xml version="1.0" encoding="utf-8"?&amp;gt;    
&amp;lt;device schemaVersion="1.1" xmlns:xs="http://www.w3.org/2001/XMLSchema-instance" xs:noNamespaceSchemaLocation="CMSIS-SVD_Schema_1_1.xsd" &amp;gt;
  &amp;lt;peripherals&amp;gt;
   &amp;lt;peripheral&amp;gt;
      &amp;lt;name&amp;gt;altera_avalon_pio&amp;lt;/name&amp;gt;&amp;lt;baseAddress&amp;gt;0x00000000&amp;lt;/baseAddress&amp;gt; 
      &amp;lt;addressBlock&amp;gt;
        &amp;lt;offset&amp;gt;0x0&amp;lt;/offset&amp;gt;
        &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
        &amp;lt;usage&amp;gt;registers&amp;lt;/usage&amp;gt;
      &amp;lt;/addressBlock&amp;gt;
      &amp;lt;registers&amp;gt;
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Reading from data returns the value present at the input ports. If the PIO core hardware is configured in output-only mode, reading from data returns an undefined value. Writing to data stores the value to a register that drives the output ports. If the PIO core hardware is configured in input-only mode, writing to data has no effect. If the PIO core hardware is in bidirectional mode, the registered value appears on an output port only when the corresponding bit in the direction register is set to 1 (output).&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Reads: Data value currently on PIO inputs. Writes: New value to drive on PIO outputs.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DIRECTION&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Direction&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;The direction register controls the data direction for each PIO port, assuming the port is bidirectional. When bit n in direction is set to 1, port n drives out the value in the corresponding bit of the data register The direction register only exists when the PIO core hardware is configured in bidirectional mode. The mode (input, output, or bidirectional) is specified at system generation time, and cannot be changed at runtime. In input-only or output-only mode, the direction register does not exist. In this case, reading direction returns an undefined value, writing direction has no effect. After reset, all bits of direction are 0, so that all bidirectional I/O ports are configured as inputs. If those PIO ports are connected to device pins, the pins are held in a high-impedance state. In bi-directional mode, to change the direction of the PIO port, reprogram the direction register.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;direction&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Individual direction control for each I/O port. A value of 0 sets the direction to input; 1 sets the direction to output.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;IRQ_MASK&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Interrupt mask&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Setting a bit in the interruptmask register to 1 enables interrupts for the corresponding PIO input port. Interrupt behavior depends on the hardware configuration of the PIO core. The interruptmask register only exists when the hardware is configured to generate IRQs. If the core cannot generate IRQs, reading interruptmask returns an undefined value, and writing to interruptmask has no effect. After reset, all bits of interruptmask are zero, so that interrupts are disabled for all PIO ports.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x8&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;interruptmask&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;IRQ enable/disable for each input port. Setting a bit to 1 enables interrupts for the corresponding port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;EDGE_CAP&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Edge capture&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Bit n in the edgecapture register is set to 1 whenever an edge is detected on input port n. An Avalon-MM master peripheral can read the edgecapture register to determine if an edge has occurred on any of the PIO input ports. If the option Enable bit-clearing for edge capture register is turned off, writing any value to the edgecapture register clears all bits in the register. Otherwise, writing a 1 to a particular bit in the register clears only that bit. The type of edge(s) to detect is fixed in hardware at system generation time. The edgecapture register only exists when the hardware is configured to capture edges. If the core is not configured to capture edges, reading from edgecapture returns an undefined value, and writing to edgecapture has no effect.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0xc&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;edgecapture&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Edge detection for each input port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;
         &amp;lt;name&amp;gt;SET_BIT&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outset&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outset register to set individual bits of the output port. For example, to set bit 6 of the output port, write 0x40 to the outset register. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x10&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outset&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which bit of the output port to set.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CLEAR_BITS&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outclear&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outclear register to clear individual bits of the output port. For example, writing 0x08 to the outclear register clears bit 3 of the output port. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x14&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outclear&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which output bit to clear.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                &lt;addressGroup&gt;&lt;/addressGroup&gt;
                &lt;cmsisVars/&gt;
            &lt;/cmsisInfo&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_ddr4_local_reset_req&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_ddr4_local_reset_req.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.BIT_CLEARING_EDGE_REGISTER&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.BIT_MODIFYING_OUTPUT_REGISTER&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.CAPTURE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DATA_WIDTH&lt;/key&gt;
            &lt;value&gt;1&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DO_TEST_BENCH_WIRING&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DRIVEN_SIM_VALUE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.EDGE_TYPE&lt;/key&gt;
            &lt;value&gt;NONE&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.FREQ&lt;/key&gt;
            &lt;value&gt;50000000&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_IN&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_OUT&lt;/key&gt;
            &lt;value&gt;1&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_TRI&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.IRQ_TYPE&lt;/key&gt;
            &lt;value&gt;NONE&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.RESET_VALUE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.compatible&lt;/key&gt;
            &lt;value&gt;altr,pio-1.0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.group&lt;/key&gt;
            &lt;value&gt;gpio&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.name&lt;/key&gt;
            &lt;value&gt;pio&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.params.altr,gpio-bank-width&lt;/key&gt;
            &lt;value&gt;1&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.params.resetvalue&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.vendor&lt;/key&gt;
            &lt;value&gt;altr&lt;/value&gt;
        &lt;/entry&gt;
    &lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="false" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>ddr4_status</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;external_connection&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in_port&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;12&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s1&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;NATIVE&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;4&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
                &lt;cmsisInfo&gt;
                    &lt;cmsisSrcFileContents&gt;&amp;lt;?xml version="1.0" encoding="utf-8"?&amp;gt;    
&amp;lt;device schemaVersion="1.1" xmlns:xs="http://www.w3.org/2001/XMLSchema-instance" xs:noNamespaceSchemaLocation="CMSIS-SVD_Schema_1_1.xsd" &amp;gt;
  &amp;lt;peripherals&amp;gt;
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        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Reading from data returns the value present at the input ports. If the PIO core hardware is configured in output-only mode, reading from data returns an undefined value. Writing to data stores the value to a register that drives the output ports. If the PIO core hardware is configured in input-only mode, writing to data has no effect. If the PIO core hardware is in bidirectional mode, the registered value appears on an output port only when the corresponding bit in the direction register is set to 1 (output).&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Reads: Data value currently on PIO inputs. Writes: New value to drive on PIO outputs.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DIRECTION&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Direction&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;The direction register controls the data direction for each PIO port, assuming the port is bidirectional. When bit n in direction is set to 1, port n drives out the value in the corresponding bit of the data register The direction register only exists when the PIO core hardware is configured in bidirectional mode. The mode (input, output, or bidirectional) is specified at system generation time, and cannot be changed at runtime. In input-only or output-only mode, the direction register does not exist. In this case, reading direction returns an undefined value, writing direction has no effect. After reset, all bits of direction are 0, so that all bidirectional I/O ports are configured as inputs. If those PIO ports are connected to device pins, the pins are held in a high-impedance state. In bi-directional mode, to change the direction of the PIO port, reprogram the direction register.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;direction&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Individual direction control for each I/O port. A value of 0 sets the direction to input; 1 sets the direction to output.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;IRQ_MASK&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Interrupt mask&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Setting a bit in the interruptmask register to 1 enables interrupts for the corresponding PIO input port. Interrupt behavior depends on the hardware configuration of the PIO core. The interruptmask register only exists when the hardware is configured to generate IRQs. If the core cannot generate IRQs, reading interruptmask returns an undefined value, and writing to interruptmask has no effect. After reset, all bits of interruptmask are zero, so that interrupts are disabled for all PIO ports.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x8&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;interruptmask&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;IRQ enable/disable for each input port. Setting a bit to 1 enables interrupts for the corresponding port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;EDGE_CAP&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Edge capture&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Bit n in the edgecapture register is set to 1 whenever an edge is detected on input port n. An Avalon-MM master peripheral can read the edgecapture register to determine if an edge has occurred on any of the PIO input ports. If the option Enable bit-clearing for edge capture register is turned off, writing any value to the edgecapture register clears all bits in the register. Otherwise, writing a 1 to a particular bit in the register clears only that bit. The type of edge(s) to detect is fixed in hardware at system generation time. The edgecapture register only exists when the hardware is configured to capture edges. If the core is not configured to capture edges, reading from edgecapture returns an undefined value, and writing to edgecapture has no effect.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0xc&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;edgecapture&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Edge detection for each input port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;
         &amp;lt;name&amp;gt;SET_BIT&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outset&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outset register to set individual bits of the output port. For example, to set bit 6 of the output port, write 0x40 to the outset register. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x10&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outset&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which bit of the output port to set.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CLEAR_BITS&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outclear&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outclear register to clear individual bits of the output port. For example, writing 0x08 to the outclear register clears bit 3 of the output port. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x14&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outclear&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which output bit to clear.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                    &lt;addressGroup&gt;&lt;/addressGroup&gt;
                    &lt;cmsisVars/&gt;
                &lt;/cmsisInfo&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_avalon_pio&lt;/className&gt;
        &lt;version&gt;19.1&lt;/version&gt;
        &lt;displayName&gt;PIO (Parallel I/O) Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;clockRate&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;s1&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;s1&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                            &lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name='s1' start='0x0' end='0x10' datawidth='32' /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;4&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;external_connection&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in_port&lt;/name&gt;
                    &lt;role&gt;export&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;12&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s1&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;NATIVE&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;4&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
            &lt;cmsisInfo&gt;
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        &amp;lt;offset&amp;gt;0x0&amp;lt;/offset&amp;gt;
        &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
        &amp;lt;usage&amp;gt;registers&amp;lt;/usage&amp;gt;
      &amp;lt;/addressBlock&amp;gt;
      &amp;lt;registers&amp;gt;
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Reading from data returns the value present at the input ports. If the PIO core hardware is configured in output-only mode, reading from data returns an undefined value. Writing to data stores the value to a register that drives the output ports. If the PIO core hardware is configured in input-only mode, writing to data has no effect. If the PIO core hardware is in bidirectional mode, the registered value appears on an output port only when the corresponding bit in the direction register is set to 1 (output).&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Reads: Data value currently on PIO inputs. Writes: New value to drive on PIO outputs.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DIRECTION&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Direction&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;The direction register controls the data direction for each PIO port, assuming the port is bidirectional. When bit n in direction is set to 1, port n drives out the value in the corresponding bit of the data register The direction register only exists when the PIO core hardware is configured in bidirectional mode. The mode (input, output, or bidirectional) is specified at system generation time, and cannot be changed at runtime. In input-only or output-only mode, the direction register does not exist. In this case, reading direction returns an undefined value, writing direction has no effect. After reset, all bits of direction are 0, so that all bidirectional I/O ports are configured as inputs. If those PIO ports are connected to device pins, the pins are held in a high-impedance state. In bi-directional mode, to change the direction of the PIO port, reprogram the direction register.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;direction&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Individual direction control for each I/O port. A value of 0 sets the direction to input; 1 sets the direction to output.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;IRQ_MASK&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Interrupt mask&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Setting a bit in the interruptmask register to 1 enables interrupts for the corresponding PIO input port. Interrupt behavior depends on the hardware configuration of the PIO core. The interruptmask register only exists when the hardware is configured to generate IRQs. If the core cannot generate IRQs, reading interruptmask returns an undefined value, and writing to interruptmask has no effect. After reset, all bits of interruptmask are zero, so that interrupts are disabled for all PIO ports.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x8&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;interruptmask&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;IRQ enable/disable for each input port. Setting a bit to 1 enables interrupts for the corresponding port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;EDGE_CAP&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Edge capture&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Bit n in the edgecapture register is set to 1 whenever an edge is detected on input port n. An Avalon-MM master peripheral can read the edgecapture register to determine if an edge has occurred on any of the PIO input ports. If the option Enable bit-clearing for edge capture register is turned off, writing any value to the edgecapture register clears all bits in the register. Otherwise, writing a 1 to a particular bit in the register clears only that bit. The type of edge(s) to detect is fixed in hardware at system generation time. The edgecapture register only exists when the hardware is configured to capture edges. If the core is not configured to capture edges, reading from edgecapture returns an undefined value, and writing to edgecapture has no effect.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0xc&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;edgecapture&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Edge detection for each input port.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;
         &amp;lt;name&amp;gt;SET_BIT&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outset&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outset register to set individual bits of the output port. For example, to set bit 6 of the output port, write 0x40 to the outset register. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x10&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outset&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which bit of the output port to set.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CLEAR_BITS&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Outclear&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;You can use the outclear register to clear individual bits of the output port. For example, writing 0x08 to the outclear register clears bit 3 of the output port. This register is only present when the option Enable individual bit set/clear output register is turned on.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x14&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;outclear&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Specifies which output bit to clear.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;32&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;write-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                &lt;addressGroup&gt;&lt;/addressGroup&gt;
                &lt;cmsisVars/&gt;
            &lt;/cmsisInfo&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_pio_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_pio_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_pio_0.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.BIT_CLEARING_EDGE_REGISTER&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.BIT_MODIFYING_OUTPUT_REGISTER&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.CAPTURE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DATA_WIDTH&lt;/key&gt;
            &lt;value&gt;12&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DO_TEST_BENCH_WIRING&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.DRIVEN_SIM_VALUE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.EDGE_TYPE&lt;/key&gt;
            &lt;value&gt;NONE&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.FREQ&lt;/key&gt;
            &lt;value&gt;50000000&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_IN&lt;/key&gt;
            &lt;value&gt;1&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_OUT&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.HAS_TRI&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.IRQ_TYPE&lt;/key&gt;
            &lt;value&gt;NONE&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.RESET_VALUE&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.compatible&lt;/key&gt;
            &lt;value&gt;altr,pio-1.0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.group&lt;/key&gt;
            &lt;value&gt;gpio&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.name&lt;/key&gt;
            &lt;value&gt;pio&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.params.altr,gpio-bank-width&lt;/key&gt;
            &lt;value&gt;12&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.params.resetvalue&lt;/key&gt;
            &lt;value&gt;0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.vendor&lt;/key&gt;
            &lt;value&gt;altr&lt;/value&gt;
        &lt;/entry&gt;
    &lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>emif_s10_ddr4_b</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;local_reset_req&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;local_reset_req&lt;/name&gt;
                        &lt;role&gt;local_reset_req&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;local_reset_status&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;local_reset_done&lt;/name&gt;
                        &lt;role&gt;local_reset_done&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;pll_ref_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;pll_ref_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;oct&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;oct_rzqin&lt;/name&gt;
                        &lt;role&gt;oct_rzqin&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_ck&lt;/name&gt;
                        &lt;role&gt;mem_ck&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_ck_n&lt;/name&gt;
                        &lt;role&gt;mem_ck_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_a&lt;/name&gt;
                        &lt;role&gt;mem_a&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;17&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_act_n&lt;/name&gt;
                        &lt;role&gt;mem_act_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_ba&lt;/name&gt;
                        &lt;role&gt;mem_ba&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_bg&lt;/name&gt;
                        &lt;role&gt;mem_bg&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_cke&lt;/name&gt;
                        &lt;role&gt;mem_cke&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_cs_n&lt;/name&gt;
                        &lt;role&gt;mem_cs_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_odt&lt;/name&gt;
                        &lt;role&gt;mem_odt&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_reset_n&lt;/name&gt;
                        &lt;role&gt;mem_reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_par&lt;/name&gt;
                        &lt;role&gt;mem_par&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_alert_n&lt;/name&gt;
                        &lt;role&gt;mem_alert_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_dqs&lt;/name&gt;
                        &lt;role&gt;mem_dqs&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;9&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_dqs_n&lt;/name&gt;
                        &lt;role&gt;mem_dqs_n&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;9&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_dq&lt;/name&gt;
                        &lt;role&gt;mem_dq&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;72&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_dbi_n&lt;/name&gt;
                        &lt;role&gt;mem_dbi_n&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;9&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;status&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;local_cal_success&lt;/name&gt;
                        &lt;role&gt;local_cal_success&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;local_cal_fail&lt;/name&gt;
                        &lt;role&gt;local_cal_fail&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;emif_usr_reset_n&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;emif_usr_reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedResetSinks&lt;/key&gt;
                            &lt;value&gt;none&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;emif_usr_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;emif_usr_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;333333333&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;ctrl_ecc_user_interrupt_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;ctrl_ecc_user_interrupt_0&lt;/name&gt;
                        &lt;role&gt;ctrl_ecc_user_interrupt&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;ctrl_amm_0&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_ready_0&lt;/name&gt;
                        &lt;role&gt;waitrequest_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_read_0&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_write_0&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_address_0&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_readdata_0&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_writedata_0&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_burstcount_0&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_byteenable_0&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;64&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;amm_readdatavalid_0&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;DYNAMIC&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;8589934592&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;emif_usr_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;emif_usr_reset_n&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;64&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_emif_s10&lt;/className&gt;
        &lt;version&gt;19.2.4&lt;/version&gt;
        &lt;displayName&gt;External Memory Interfaces Intel Stratix 10 FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;50000000&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;CAL_DEBUG_CLOCK_FREQUENCY&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;cal_debug_clk_clock_sink&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE_DIE_REVISIONS&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_DIE_REVISIONS&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE_FAMILY&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE_POWER_MODEL&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_POWER_MODEL&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE_TEMPERATURE_GRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_TEMPERATURE_GRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_UNIQUE_ID&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;UNIQUE_ID&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;UNKNOWN&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;TRAIT_IOBANK_REVISION&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;TRAIT_SUPPORTS_VID&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;SUPPORTS_VID&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;ctrl_amm_0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;ctrl_amm_0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                            &lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name='ctrl_amm_0' start='0x0' end='0x200000000' datawidth='512' /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;33&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                            &lt;value&gt;512&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;emif_usr_clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;emif_usr_clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;333333333&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;local_reset_req&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;local_reset_req&lt;/name&gt;
                    &lt;role&gt;local_reset_req&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;local_reset_status&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;local_reset_done&lt;/name&gt;
                    &lt;role&gt;local_reset_done&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;pll_ref_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;pll_ref_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;oct&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;oct_rzqin&lt;/name&gt;
                    &lt;role&gt;oct_rzqin&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;mem&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_ck&lt;/name&gt;
                    &lt;role&gt;mem_ck&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_ck_n&lt;/name&gt;
                    &lt;role&gt;mem_ck_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_a&lt;/name&gt;
                    &lt;role&gt;mem_a&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;17&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_act_n&lt;/name&gt;
                    &lt;role&gt;mem_act_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_ba&lt;/name&gt;
                    &lt;role&gt;mem_ba&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_bg&lt;/name&gt;
                    &lt;role&gt;mem_bg&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_cke&lt;/name&gt;
                    &lt;role&gt;mem_cke&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_cs_n&lt;/name&gt;
                    &lt;role&gt;mem_cs_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_odt&lt;/name&gt;
                    &lt;role&gt;mem_odt&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_reset_n&lt;/name&gt;
                    &lt;role&gt;mem_reset_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_par&lt;/name&gt;
                    &lt;role&gt;mem_par&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_alert_n&lt;/name&gt;
                    &lt;role&gt;mem_alert_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_dqs&lt;/name&gt;
                    &lt;role&gt;mem_dqs&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;9&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_dqs_n&lt;/name&gt;
                    &lt;role&gt;mem_dqs_n&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;9&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_dq&lt;/name&gt;
                    &lt;role&gt;mem_dq&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;72&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_dbi_n&lt;/name&gt;
                    &lt;role&gt;mem_dbi_n&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;9&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;status&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;local_cal_success&lt;/name&gt;
                    &lt;role&gt;local_cal_success&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;local_cal_fail&lt;/name&gt;
                    &lt;role&gt;local_cal_fail&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;emif_usr_reset_n&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;emif_usr_reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedResetSinks&lt;/key&gt;
                        &lt;value&gt;none&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;emif_usr_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;emif_usr_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;333333333&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;ctrl_ecc_user_interrupt_0&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;ctrl_ecc_user_interrupt_0&lt;/name&gt;
                    &lt;role&gt;ctrl_ecc_user_interrupt&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;ctrl_amm_0&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_ready_0&lt;/name&gt;
                    &lt;role&gt;waitrequest_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_read_0&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_write_0&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_address_0&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;27&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_readdata_0&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_writedata_0&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_burstcount_0&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;7&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_byteenable_0&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;64&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;amm_readdatavalid_0&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;DYNAMIC&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;8589934592&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;emif_usr_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;emif_usr_reset_n&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;64&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_emif_s10_ddr4_b&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_emif_s10_ddr4_b.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>iopll_0</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;rst&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;input&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;input&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;locked&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;locked&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;outclk0&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;outclk_0&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;outclk1&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;outclk_1&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;200000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;outclk2&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;outclk_2&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;175000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_iopll&lt;/className&gt;
        &lt;version&gt;19.3.1&lt;/version&gt;
        &lt;displayName&gt;IOPLL Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_component&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_family&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_speed_grade&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_part_trait_iobank_rev&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_part_trait_speed_grade&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_SPEEDGRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;outclk0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;outclk0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;outclk1&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;outclk1&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;200000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;outclk2&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;outclk2&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;175000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;rst&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;input&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;refclk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;refclk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;input&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;50000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;locked&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;locked&lt;/name&gt;
                    &lt;role&gt;export&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;outclk0&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;outclk_0&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;50000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;outclk1&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;outclk_1&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;200000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;outclk2&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;outclk_2&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;175000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_iopll_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_iopll_0.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.compatible&lt;/key&gt;
            &lt;value&gt;altr,pll&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.group&lt;/key&gt;
            &lt;value&gt;clock&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.vendor&lt;/key&gt;
            &lt;value&gt;altr&lt;/value&gt;
        &lt;/entry&gt;
    &lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>jtag_uart_0</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;avalon_jtag_slave&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_chipselect&lt;/name&gt;
                        &lt;role&gt;chipselect&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_read_n&lt;/name&gt;
                        &lt;role&gt;read_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_write_n&lt;/name&gt;
                        &lt;role&gt;write_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;NATIVE&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;2&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
                &lt;cmsisInfo&gt;
                    &lt;cmsisSrcFileContents&gt;&amp;lt;?xml version="1.0" encoding="utf-8"?&amp;gt;    
&amp;lt;device schemaVersion="1.1" xmlns:xs="http://www.w3.org/2001/XMLSchema-instance" xs:noNamespaceSchemaLocation="CMSIS-SVD_Schema_1_1.xsd" &amp;gt;
  &amp;lt;peripherals&amp;gt;
   &amp;lt;peripheral&amp;gt;
      &amp;lt;name&amp;gt;altera_avalon_jtag_uart&amp;lt;/name&amp;gt;&amp;lt;baseAddress&amp;gt;0x00000000&amp;lt;/baseAddress&amp;gt; 
      &amp;lt;addressBlock&amp;gt;
        &amp;lt;offset&amp;gt;0x0&amp;lt;/offset&amp;gt;
        &amp;lt;size&amp;gt;8&amp;lt;/size&amp;gt;
        &amp;lt;usage&amp;gt;registers&amp;lt;/usage&amp;gt;
      &amp;lt;/addressBlock&amp;gt;
      &amp;lt;registers&amp;gt;
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Embedded software accesses the read and write FIFOs via the data register. A read from the data register returns the first character from the FIFO (if one is available) in the DATA field. Reading also returns information about the number of characters remaining in the FIFO in the RAVAIL field. A write to the data register stores the value of the DATA field in the write FIFO. If the write FIFO is full, the character is lost.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;The value to transfer to/from the JTAG core. When writing, the DATA field holds a character to be written to the write FIFO. When reading, the DATA field holds a character read from the read FIFO.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;8&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;rvalid&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Indicates whether the DATA field is valid. If RVALID=1, the DATA field is valid, otherwise DATA is undefined.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0xf&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ravail&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;The number of characters remaining in the read FIFO (after the current read).&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x10&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;16&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CONTROL&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Control&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Embedded software controls the JTAG UART core's interrupt generation and reads status information via the control register. A read from the control register returns the status of the read and write FIFOs. Writes to the register can be used to enable/disable interrupts, or clear the AC bit.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;re&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Interrupt-enable bit for read interrupts.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;we&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Interrupt-enable bit for write interrupts&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x1&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ri&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that the read interrupt is pending.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x8&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;wi&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that the write interrupt is pending.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x9&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ac&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that there has been JTAG activity since the bit was cleared. Writing 1 to AC clears it to 0.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0xa&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;wspace&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;The number of spaces available in the write FIFO&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x10&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;16&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                    &lt;addressGroup&gt;&lt;/addressGroup&gt;
                    &lt;cmsisVars/&gt;
                &lt;/cmsisInfo&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;irq&lt;/name&gt;
                &lt;type&gt;interrupt&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;av_irq&lt;/name&gt;
                        &lt;role&gt;irq&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedAddressablePoint&lt;/key&gt;
                            &lt;value&gt;jtag_uart_0.avalon_jtag_slave&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedReceiverOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToReceiver&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;irqScheme&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;rst_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_avalon_jtag_uart&lt;/className&gt;
        &lt;version&gt;19.1.0&lt;/version&gt;
        &lt;displayName&gt;JTAG UART Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;avalonSpec&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;AVALON_SPEC&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;clkFreq&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;avalon_jtag_slave&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;avalon_jtag_slave&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                            &lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name='avalon_jtag_slave' start='0x0' end='0x8' datawidth='32' /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;3&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;avalon_jtag_slave&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;av_chipselect&lt;/name&gt;
                    &lt;role&gt;chipselect&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_read_n&lt;/name&gt;
                    &lt;role&gt;read_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_write_n&lt;/name&gt;
                    &lt;role&gt;write_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;av_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;NATIVE&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;2&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
            &lt;cmsisInfo&gt;
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        &amp;lt;usage&amp;gt;registers&amp;lt;/usage&amp;gt;
      &amp;lt;/addressBlock&amp;gt;
      &amp;lt;registers&amp;gt;
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;DATA&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Data&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Embedded software accesses the read and write FIFOs via the data register. A read from the data register returns the first character from the FIFO (if one is available) in the DATA field. Reading also returns information about the number of characters remaining in the FIFO in the RAVAIL field. A write to the data register stores the value of the DATA field in the write FIFO. If the write FIFO is full, the character is lost.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x0&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;data&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;The value to transfer to/from the JTAG core. When writing, the DATA field holds a character to be written to the write FIFO. When reading, the DATA field holds a character read from the read FIFO.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;8&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;rvalid&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;Indicates whether the DATA field is valid. If RVALID=1, the DATA field is valid, otherwise DATA is undefined.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0xf&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ravail&amp;lt;/name&amp;gt;
           &amp;lt;description&amp;gt;The number of characters remaining in the read FIFO (after the current read).&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x10&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;16&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt; 
        &amp;lt;register&amp;gt;     
         &amp;lt;name&amp;gt;CONTROL&amp;lt;/name&amp;gt;  
         &amp;lt;displayName&amp;gt;Control&amp;lt;/displayName&amp;gt;
         &amp;lt;description&amp;gt;Embedded software controls the JTAG UART core's interrupt generation and reads status information via the control register. A read from the control register returns the status of the read and write FIFOs. Writes to the register can be used to enable/disable interrupts, or clear the AC bit.&amp;lt;/description&amp;gt;
         &amp;lt;addressOffset&amp;gt;0x4&amp;lt;/addressOffset&amp;gt;
         &amp;lt;size&amp;gt;32&amp;lt;/size&amp;gt;
         &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
         &amp;lt;resetValue&amp;gt;0x0&amp;lt;/resetValue&amp;gt;
         &amp;lt;resetMask&amp;gt;0xffffffff&amp;lt;/resetMask&amp;gt; 
         &amp;lt;fields&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;re&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Interrupt-enable bit for read interrupts.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x0&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;we&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Interrupt-enable bit for write interrupts&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x1&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ri&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that the read interrupt is pending.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x8&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;wi&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that the write interrupt is pending.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x9&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;ac&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;Indicates that there has been JTAG activity since the bit was cleared. Writing 1 to AC clears it to 0.&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0xa&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;1&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-write&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
           &amp;lt;field&amp;gt;&amp;lt;name&amp;gt;wspace&amp;lt;/name&amp;gt;
            &amp;lt;description&amp;gt;The number of spaces available in the write FIFO&amp;lt;/description&amp;gt;
            &amp;lt;bitOffset&amp;gt;0x10&amp;lt;/bitOffset&amp;gt;
            &amp;lt;bitWidth&amp;gt;16&amp;lt;/bitWidth&amp;gt;
            &amp;lt;access&amp;gt;read-only&amp;lt;/access&amp;gt;
        &amp;lt;/field&amp;gt;
       &amp;lt;/fields&amp;gt;
     &amp;lt;/register&amp;gt;            
    &amp;lt;/registers&amp;gt;
   &amp;lt;/peripheral&amp;gt;
  &amp;lt;/peripherals&amp;gt;
&amp;lt;/device&amp;gt; &lt;/cmsisSrcFileContents&gt;
                &lt;addressGroup&gt;&lt;/addressGroup&gt;
                &lt;cmsisVars/&gt;
            &lt;/cmsisInfo&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;irq&lt;/name&gt;
            &lt;type&gt;interrupt&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;av_irq&lt;/name&gt;
                    &lt;role&gt;irq&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedAddressablePoint&lt;/key&gt;
                        &lt;value&gt;jtag_uart_0.avalon_jtag_slave&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedReceiverOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToReceiver&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;irqScheme&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;rst_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_jtag_uart_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_jtag_uart_0.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.READ_DEPTH&lt;/key&gt;
            &lt;value&gt;64&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.READ_THRESHOLD&lt;/key&gt;
            &lt;value&gt;8&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.WRITE_DEPTH&lt;/key&gt;
            &lt;value&gt;64&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.CMacro.WRITE_THRESHOLD&lt;/key&gt;
            &lt;value&gt;8&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.compatible&lt;/key&gt;
            &lt;value&gt;altr,juart-1.0&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.group&lt;/key&gt;
            &lt;value&gt;serial&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.name&lt;/key&gt;
            &lt;value&gt;juart&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.vendor&lt;/key&gt;
            &lt;value&gt;altr&lt;/value&gt;
        &lt;/entry&gt;
    &lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>mm_clockcross_50Mhz</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;m0&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_readdatavalid&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_burstcount&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_byteenable&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_debugaccess&lt;/name&gt;
                        &lt;role&gt;debugaccess&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;adaptsTo&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;SYMBOLS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;m0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;m0_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dBSBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamReads&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamWrites&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isAsynchronous&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isReadable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isWriteable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maxAddressWidth&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;m0_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;m0_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;m0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_readdatavalid&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_burstcount&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_byteenable&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_debugaccess&lt;/name&gt;
                        &lt;role&gt;debugaccess&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;DYNAMIC&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;SYMBOLS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;s0_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                            &lt;value&gt;mm_clockcross_50Mhz.m0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;mm_ccb&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Avalon Memory Mapped Clock Crossing Bridge Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;10&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_ADDR_WIDTH&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;m0&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;ADDRESS_WIDTH&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;m0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;m0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;3&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;s0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;s0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;m0&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_readdatavalid&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_burstcount&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_byteenable&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_debugaccess&lt;/name&gt;
                    &lt;role&gt;debugaccess&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;adaptsTo&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;SYMBOLS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;m0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;m0_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dBSBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamReads&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamWrites&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isAsynchronous&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isReadable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isWriteable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maxAddressWidth&lt;/key&gt;
                        &lt;value&gt;32&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;m0_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;m0_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;m0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_readdatavalid&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_burstcount&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_byteenable&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_debugaccess&lt;/name&gt;
                    &lt;role&gt;debugaccess&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;DYNAMIC&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;SYMBOLS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;s0_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;value&gt;mm_clockcross_50Mhz.m0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/fileSetFixedName&gt;
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        &lt;/fileSet&gt;
        &lt;fileSet&gt;
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            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clock_crossing_bridge_50m&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
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        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Bridge data width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;DATA_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;32&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Symbol (byte) width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SYMBOL_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;8&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;HDL_ADDR_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;3&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Burstcount width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;BURSTCOUNT_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;1&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Command (master-to-slave) FIFO depth&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;COMMAND_FIFO_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;4&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Response (slave-to-master) FIFO depth&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;RESPONSE_FIFO_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;4&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Specifies the number of pipeline stages used to avoid metastable events&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;MASTER_SYNC_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;2&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Specifies the number of pipeline stages used to avoid metastable events&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SLAVE_SYNC_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;2&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;0 means allows asynchronous resets, 1 means internal reset synchronization&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SYNC_RESET&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;0&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
&lt;/hdlParameterDescriptorDefinitionList&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_mm_clock_crossing_bridge_50m.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>mm_clockcross_DDR4</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;m0_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;m0_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;m0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_readdatavalid&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_burstcount&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_byteenable&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;64&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_debugaccess&lt;/name&gt;
                        &lt;role&gt;debugaccess&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressAlignment&lt;/key&gt;
                            &lt;value&gt;DYNAMIC&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressSpan&lt;/key&gt;
                            &lt;value&gt;8589934592&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;s0_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                            &lt;value&gt;mm_clockcross_DDR4.m0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isFlash&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isMemoryDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;64&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;printableDevice&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;transparentBridge&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitStates&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;m0&lt;/name&gt;
                &lt;type&gt;avalon&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_waitrequest&lt;/name&gt;
                        &lt;role&gt;waitrequest&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_readdata&lt;/name&gt;
                        &lt;role&gt;readdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_readdatavalid&lt;/name&gt;
                        &lt;role&gt;readdatavalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_burstcount&lt;/name&gt;
                        &lt;role&gt;burstcount&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_writedata&lt;/name&gt;
                        &lt;role&gt;writedata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;512&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_address&lt;/name&gt;
                        &lt;role&gt;address&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_write&lt;/name&gt;
                        &lt;role&gt;write&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_read&lt;/name&gt;
                        &lt;role&gt;read&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_byteenable&lt;/name&gt;
                        &lt;role&gt;byteenable&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;64&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;m0_debugaccess&lt;/name&gt;
                        &lt;role&gt;debugaccess&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;adaptsTo&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressGroup&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;m0_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;m0_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                            &lt;value&gt;8&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;burstcountUnits&lt;/key&gt;
                            &lt;value&gt;WORDS&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dBSBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamReads&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;doStreamWrites&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;holdTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;interleaveBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isAsynchronous&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isBigEndian&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isReadable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isWriteable&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;linewrapBursts&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maxAddressWidth&lt;/key&gt;
                            &lt;value&gt;32&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumReadLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readLatency&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readWaitTime&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;setupTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;timingUnits&lt;/key&gt;
                            &lt;value&gt;Cycles&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeWaitTime&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;mm_ccb&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Avalon Memory Mapped Clock Crossing Bridge Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;10&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_ADDR_WIDTH&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;m0&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;ADDRESS_WIDTH&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;m0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;m0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;33&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;s0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;s0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;m0_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;m0_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;m0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_readdatavalid&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_burstcount&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;27&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_byteenable&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;64&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_debugaccess&lt;/name&gt;
                    &lt;role&gt;debugaccess&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isFlash&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;embeddedsw.configuration.isPrintableDevice&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressAlignment&lt;/key&gt;
                        &lt;value&gt;DYNAMIC&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressSpan&lt;/key&gt;
                        &lt;value&gt;8589934592&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;s0_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgedAddressOffset&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;value&gt;mm_clockcross_DDR4.m0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;explicitAddressSpan&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isFlash&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isMemoryDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isNonVolatileStorage&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;64&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumUninterruptedRunLength&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;printableDevice&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;transparentBridge&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wellBehavedWaitrequest&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitStates&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;m0&lt;/name&gt;
            &lt;type&gt;avalon&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_waitrequest&lt;/name&gt;
                    &lt;role&gt;waitrequest&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_readdata&lt;/name&gt;
                    &lt;role&gt;readdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_readdatavalid&lt;/name&gt;
                    &lt;role&gt;readdatavalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_burstcount&lt;/name&gt;
                    &lt;role&gt;burstcount&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_writedata&lt;/name&gt;
                    &lt;role&gt;writedata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;512&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_address&lt;/name&gt;
                    &lt;role&gt;address&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;27&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_write&lt;/name&gt;
                    &lt;role&gt;write&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_read&lt;/name&gt;
                    &lt;role&gt;read&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_byteenable&lt;/name&gt;
                    &lt;role&gt;byteenable&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;64&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;m0_debugaccess&lt;/name&gt;
                    &lt;role&gt;debugaccess&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;adaptsTo&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressGroup&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;alwaysBurstMaxBurst&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;m0_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;m0_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bitsPerSymbol&lt;/key&gt;
                        &lt;value&gt;8&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstOnBurstBoundariesOnly&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;burstcountUnits&lt;/key&gt;
                        &lt;value&gt;WORDS&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;constantBurstBehavior&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dBSBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamReads&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;doStreamWrites&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;holdTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;interleaveBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isAsynchronous&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isBigEndian&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isReadable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isWriteable&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;linewrapBursts&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maxAddressWidth&lt;/key&gt;
                        &lt;value&gt;32&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingReadTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumPendingWriteTransactions&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumReadLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;minimumResponseLatency&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readLatency&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readWaitTime&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerIncomingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;registerOutgoingSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;setupTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;timingUnits&lt;/key&gt;
                        &lt;value&gt;Cycles&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;waitrequestAllowance&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeWaitTime&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_mm_clockcross_DDR4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Bridge data width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;DATA_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;512&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Symbol (byte) width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SYMBOL_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;8&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;HDL_ADDR_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;27&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Burstcount width&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;BURSTCOUNT_WIDTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;3&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Command (master-to-slave) FIFO depth&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;COMMAND_FIFO_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;32&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Response (slave-to-master) FIFO depth&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;RESPONSE_FIFO_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;32&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Specifies the number of pipeline stages used to avoid metastable events&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;MASTER_SYNC_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;2&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;Specifies the number of pipeline stages used to avoid metastable events&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SLAVE_SYNC_DEPTH&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;2&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
    &lt;hdlParameterDescriptorDefinition&gt;
        &lt;description&gt;0 means allows asynchronous resets, 1 means internal reset synchronization&lt;/description&gt;
        &lt;enabled&gt;true&lt;/enabled&gt;
        &lt;exported&gt;false&lt;/exported&gt;
        &lt;parameterHdlType&gt;INTEGER&lt;/parameterHdlType&gt;
        &lt;parameterName&gt;SYNC_RESET&lt;/parameterName&gt;
        &lt;parameterType&gt;java.lang.Integer&lt;/parameterType&gt;
        &lt;parameterValue&gt;0&lt;/parameterValue&gt;
    &lt;/hdlParameterDescriptorDefinition&gt;
&lt;/hdlParameterDescriptorDefinitionList&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_mm_clockcross_DDR4.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
      <altera:module altera:enabled="true" altera:auto_export="false">
        <altera:entity_info>
          <ipxact:vendor>Altera Corporation</ipxact:vendor>
          <ipxact:library>reset_in</ipxact:library>
          <ipxact:name>altera_generic_component</ipxact:name>
          <ipxact:version>1.0</ipxact:version>
        </altera:entity_info>
        <altera:altera_module_parameters>
          <ipxact:parameters>
            <ipxact:parameter parameterId="componentDefinition" type="string">
              <ipxact:name>componentDefinition</ipxact:name>
              <ipxact:displayName>Component definition</ipxact:displayName>
              <ipxact:value>&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;in_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;out_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_reset&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectReset&lt;/key&gt;
                            &lt;value&gt;in_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedResetSinks&lt;/key&gt;
                            &lt;value&gt;in_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_reset_bridge&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Reset Bridge Intel FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;-1&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;AUTO_CLK_CLOCK_RATE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="defaultBoundary" type="string">
              <ipxact:name>defaultBoundary</ipxact:name>
              <ipxact:displayName>Default boundary</ipxact:displayName>
              <ipxact:value>&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;in_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;out_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;out_reset&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectReset&lt;/key&gt;
                        &lt;value&gt;in_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedResetSinks&lt;/key&gt;
                        &lt;value&gt;in_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="generationInfoDefinition" type="string">
              <ipxact:name>generationInfoDefinition</ipxact:name>
              <ipxact:displayName>Generation Behavior</ipxact:displayName>
              <ipxact:value>&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;DE10_Pro_QSYS_reset_in&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;DE10_Pro_QSYS_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hdlParameters" type="string">
              <ipxact:name>hdlParameters</ipxact:name>
              <ipxact:displayName>HDL Parameters</ipxact:displayName>
              <ipxact:value>&lt;hdlParameterDescriptorDefinitionList/&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="hlsFile" type="string">
              <ipxact:name>hlsFile</ipxact:name>
              <ipxact:displayName>HLS file</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="logicalView" type="string">
              <ipxact:name>logicalView</ipxact:name>
              <ipxact:displayName>Logical view</ipxact:displayName>
              <ipxact:value>ip/DE10_Pro_QSYS/DE10_Pro_QSYS_reset_in.ip</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="moduleAssignmentDefinition" type="string">
              <ipxact:name>moduleAssignmentDefinition</ipxact:name>
              <ipxact:displayName>Module Assignments</ipxact:displayName>
              <ipxact:value>&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;</ipxact:value>
            </ipxact:parameter>
            <ipxact:parameter parameterId="svInterfaceDefinition" type="string">
              <ipxact:name>svInterfaceDefinition</ipxact:name>
              <ipxact:displayName>System Verilog Interface definition</ipxact:displayName>
              <ipxact:value></ipxact:value>
            </ipxact:parameter>
          </ipxact:parameters>
        </altera:altera_module_parameters>
      </altera:module>
    </altera:modules>
    <altera:connections>
      <altera:connection altera:kind="avalon" altera:version="21.3" altera:start="SIMTight_0.dram_master" altera:end="mm_clockcross_DDR4.s0">
        <altera:connection_parameter altera:parameter_name="arbitrationPriority" altera:parameter_value="1"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="baseAddress" altera:parameter_value="0x0000"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="defaultConnection" altera:parameter_value="false"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="domainAlias" altera:parameter_value=""></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.burstAdapterImplementation" altera:parameter_value="GENERIC_CONVERTER"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.clockCrossingAdapter" altera:parameter_value="HANDSHAKE"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.enableAllPipelines" altera:parameter_value="FALSE"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.enableEccProtection" altera:parameter_value="FALSE"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.enableInstrumentation" altera:parameter_value="FALSE"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.insertDefaultSlave" altera:parameter_value="FALSE"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.interconnectResetSource" altera:parameter_value="DEFAULT"></altera:connection_parameter>
        <altera:connection_parameter altera:parameter_name="qsys_mm.interconnectType" altera:parameter_value="STANDARD"></altera:connection_parameter>
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