README_es.md

RISC-V ISA CI

Este repositorio ha sido trasladado a otro lugar; la versión actualmente mantenida está disponible en: https://github.com/LSC-Unicamp/riscv-isa-ci

CI/CD para núcleos RISC-V

Si no hablas portugués, haz clic aquí

Software desarrollado para probar procesadores basados en la arquitectura RISC-V. El software cubre pruebas desde la síntesis del procesador en lenguaje HDL (Verilog o VHDL) hasta la ejecución de instrucciones con el procesador operando en FPGA.

Requisitos:

Para la ejecución del software, será necesario instalar algunas dependencias. Entre ellas se encuentran:

• Litex: https://github.com/enjoy-digital/litex
• Requests: https://pypi.org/project/requests/
• GitPython: https://pypi.org/project/GitPython/0.3.2/
• OSS-Cad-Suite: https://github.com/YosysHQ/oss-cad-suite-build
• Toolchain de la placa a utilizar: Gowin, Vivado, Quartus ...

Hardware:

Para la ejecución de los procesadores, será necesario utilizar al menos una FPGA. Actualmente, se admiten las siguientes FPGAs:

• Tang nano 20k
• Tang nano 9k
• Lattice ECP5 45F

Partes implementadas

• Clonar y actualizar repositorios GIT
• Síntesis de núcleo(s)/SoC(s)
• Estandarización de las conexiones para diversas FPGAs
• Verificación del proceso de síntesis
• Grabación en FPGA
• Debugger serial con la FPGA
• Ejecución de instrucciones
• Envío automatizado de archivos de memoria a la FPGA

Dudas y Errores:

En caso de alguna duda, error en la aplicación o sugerencia, utiliza el menú de issues en Github.

Licencia:

Este repositorio está bajo la Licencia Pública General de GNU V3. Las bibliotecas y software de terceros siguen las licencias utilizadas por los repositorios originales.

Software de terceros:

• Implementación del Módulo UART: https://github.com/ben-marshall/uart